сайт

Типовые звенья

Zer0 — Mon, 23 Sep 2013 16:43:05 GMT

http://emb.ustu.ru/kurs/tau/files/lec_tz.htm

Форматы команд и способы адресации команд и данных МП 8080

Zer0 — Fri, 28 Jun 2013 17:25:28 GMT

Форматы команд и данных

Команды микропроцессора ВМ80 имеют однобайтный, двухбайтный и трехбайтный форматы. Поле команды содержит информацию (в кодах) о типе операции (код операции), об адресе операнда, типе обращения к памяти, о количестве байт в команде.

Режимы адресации

Способ определения источников и приемников операндов называют режимами адресации данных. Для микропроцессоров разработано около двух десятков режимов адресации. В микропроцессоре ВМ80 используются четыре режима адресации данных.

1. Прямая (абсолютная) адресация. Это наиболее простая, но наименее экономичная адресация. В поле самой команды содержится полный 16-битный адрес операнда в памяти (рис. 2. 6, а). С помощью прямой адресации можно обращаться к любой ячейке в адресном пространстве.

2. Непосредственная адресация. Данные (байт или два байта) находятся непосредственно в команде во втором или во втором и третьем ее байтах (рис. 2. 6, б).

3. Регистровая адресация. Операндом является содержимое адресуемого в команде регистра (рис.2. 6, в). Команды с регистровой адресацией имеют однобайтный формат, выполняются достаточно быстро. В однобайтных командах с неявной адресацией подразумевается, что операнд находится в определенном внутреннем регистре МП и его специально адресовать не надо. Например, все команды сдвига микропроцессора ВМ80 или команда инвертирования оперируют содержимым аккумулятора.

4. Косвенная регистровая адресация (рис. 2. 6, г) позволяет компактно адресовать все пространство памяти. В этом режиме в поле команды содержится указание на регистровую пару, содержащую адрес операнда (данных). Косвенная адресация широко применяется при обращении к структурам данных типа массивов.

Обмен данными МП системы в режиме ПДП. Программируемые контроллеры прямого доступа к памяти: режимы работы, программирование режимов, примен

Zer0 — Fri, 28 Jun 2013 17:24:56 GMT

Обмен данными МП системы в режиме ПДП. Программируемые контроллеры прямого доступа к памяти: режимы работы, программирование режимов, применение в МП-системах.

Режим ПДП является самым скоростным способом обмена, который реализуется с помощью специальных аппаратных средств – контроллеров ПДП без использования программного обеспечения. Для осуществления режима ПДП контроллер должен выполнить ряд последовательных операций (рис. 3.38):

1) принять запрос DREQ на ПДП от ВУ;

2) сформировать запрос HRQ на захват шин для ЦП;

3) принять сигнал HLDA, подтверждающий этот факт после того, как ЦП войдет в состояние захвата (ШД, ША, ШУ в z-состояние);

4) сформировать сигнал DACK, сообщающий ВУ о начале выполнения циклов ПДП;

5) сформировать на ША адрес ячейки памяти, предназначенный для обмена;

6) выработать сигналы обеспечивающие управление обменом;

7) по окончании цикла ПДП либо повторить цикл ПДП, изменив адрес, либо прекратить ПДП, снятием запроса на ПДП.

Режим работы ПДП. Контроллер ПДП может работать в двух основных режимах: с ЦП и выполнения циклов ПДП. В режиме работы с ЦП контроллер воспринимается им как внешнее устройство, а после загрузки управляющих слов переходит в пассивное состояние S1. В этом состоянии контроллер находится до тех пор, пока на вход одного из каналов не поступит запрос на ПДП DREQ или этот запрос не будет выставлен программно от ЦП. Обнаружив запрос на ПДП, контроллер переходит в состояние S0 и выставляет сигнал запроса на захват системной шины HRQ, ожидая от ЦП сигнала подтверждения захвата HLDA.При получении сигнала HLDA контроллер начинает выполнять циклы ПДП.

Контроллер может быть запрограммирован для выполнения следующих четырех режимов работы ПДП. В режиме одиночной передачи осуществляется передача одного байта, при этом содержимое счетчика циклов ПДП (CWR) уменьшается, а содержимое адресного регистра (CAR) уменьшается или увеличивается на единицу. Бит окончания передачи (TC) в регистре условий устанавливается в единицу, когда содержимое CWR примет значение FFFFH. Вход DREQ должен поддерживаться в активном состоянии до прихода сигнала DACK. Если DREQ остается активным и после передачи одного байта, сигнал HRQ снимается, а новый цикл передачи возможен с приходом очередного сигнала HLDA.

В режиме блочной передачи циклы ПДП осуществляются до момента установления бита TC в регистре условий, т. е. когда счетчик циклов ПДП CWR примет значение FFFFH или передача остановится по внешнему сигналу . Циклы передачи могут быть возобновлены, если канал был запрограммирован на автоинициализацию.

В режиме передачи по требованию циклы ПДП продолжаются до тех пор, пока не установится разряд TC в регистре условий либо не придет сигнал , либо не снимется сигнал DREQ.

Организация подсистем ввода-вывода данных в микропроцессорных системах. Программируемые параллельные адаптеры связи, микросхема К580 ВВ55 и

Zer0 — Fri, 28 Jun 2013 17:24:00 GMT

Организация подсистем ввода-вывода данных в микропроцессорных системах. Программируемые параллельные адаптеры связи, микросхема К580 ВВ55 и программирование ее режимов работы.

Программируемый периферийный адаптер ВВ55 применяется для параллельного обмена данными как в режиме программного управления, так и по прерываниям. При этом организация однонаправленного или двунаправленного обмена данными выполняется программированием ВВ55.

Микросхему ВВ55 можно запрограммировать на следующие режимы работы ее портов:

режим 0 – однонаправленный ВВ без квитирования (применим к любому из портов);

режим 1 – однонаправленный ввод-вывод с квитированием (применим к портам А и В);

режим 2 – двунаправленный ВВ (только для порта А).

При работе портов А и В в режиме 1 и порта А в режиме 2 линии порта С используются для управления обменом с внешним периферийным устройством (ПУ).

В режиме 0 осуществляется прямой однонаправленный обмен через любой из трех портов без сигналов сопровождения. В данном режиме порты А и В можно представить как две параллельные шины размером в один байт, а порт С – как две 4-разрядные параллельные шины. При этом каждую из указанных шин можно устанавливать на ввод или вывод независимо от других.

Режим 1 обеспечивает однонаправленный обмен данными с квитированием через порты А и В. Входные и выходные данные фиксируются во внутренних регистрах портов А и В. Управление вводом осуществляется сигналами:

STB (Strobe). Строб записи данных во входной регистр-защелку. Запись осуществляется по фронту STB.

IBF (Input Buffer Full). Подтверждение загрузки данных. Сигнал устанавливается по срезу STB и сбрасывается по фронту RD.

INT (Interrupt). Запрос на прерывание. Сигнал устанавливается по фронту STB и сбрасывается по срезу RD. Используется для организации ввода по прерываниям. Управление выводом реализуется сигналами:

OBF (Output Buffer Full). Строб вывода новых данных. Устанавливается по фронту WR и сбрасывается по срезу АСК.

АСК (АСКnowledge). Подтверждение приема выходных данных со стороны ВУ, т. е. низким уровнем сигнала ВУ сообщается, что данные приняты.

INT (Interrupt). Запрос на прерывание. Сигнал устанавливается по фронту АСК и сбрасывается по срезу WR. Используется для обмена по прерываниям.

Режимы адресации данных в памяти и устройствах ввода-вывода 16- и 32-разрядных микропроцессоров фирмы Intel.

Zer0 — Fri, 28 Jun 2013 17:23:02 GMT

Существует несколько способов, которыми данные могут быть прочитаны или помещены в память. Каждый метод представляет из себя режим адресации и имеет собственные преимущества и ограничения.

Режимы адресации делятся на множество типов, как например, прямая адресация, косвенная (непрямая) адресация, непосредственная адресация, индексная адресация, базовая адресация, базово-индексная адресация, предполагаемая адресация и т.д.

Прямая адресация

В этом типе адрес данных сам является частью инструкции. Когда процессор декодирует инструкцию, он получает адрес ячейки памяти, откуда может быть считана (куда может быть записана) требуемая информация.

Mov Reg. [Addr]

В данном случае операнд Addr указывает на область памяти, содержащее данные и копирует их в указанный регистр Reg.

Косвенная адресация

В этом случае адрес может храниться в регистре. Инструкции будут обращаться к регистру, содержащему адрес. То есть, для получения данных, инструкция должна декодировать данные соответствующего регистра. Содержимое регистра будет обработано как адрес, используя который, будет считана/записана информация из/в соответствующую область памяти.

Организация подсистем прерываний в МП системах

Zer0 — Fri, 28 Jun 2013 17:22:33 GMT

Контроллер прерываний ВН59 может быть настроен на один из четырех режимов определения приоритетных запросов.

1. Режим фиксированных приоритетов. Входу IRQ присваивается наивысший приоритет, а приоритеты других входов убывают по мере возрастания их номера.

2. Векторные прерывания с циклическим перераспределением приоритетов. После каждого обслуженного прерывания вся система приоритетов изменяется по кругу, то есть последний обслуженный код имеет наименьший приоритет.

3. Векторные прерывания с адресуемыми распределениями приоритетов. В этом режиме номер входа, который имеет наивысший приоритет, указывается программно. Приоритеты остальных устройств распределяются по кругу.

4. Прерывание по результату опроса. Инициатива по обслуживанию прерывания исходит не от ВУ, а от микропроцессора. С помощью оперативного управляющего слова OCW3 МП устанавливается режим поллинга и осуществляется выбор регистров IRR или ISR для чтения содержимого. Контроллер ВН59 в цикле чтения при А0=0 выдает на шину данных код запроса с наивысшим приоритетом.

Организация стековой памяти. Поясните команды записи в стек и считывания данных из стека. Для каких целей и как используется стековая пам

Zer0 — Fri, 28 Jun 2013 17:22:02 GMT

Организация стековой памяти. Поясните команды записи в стек и считывания данных из стека. Для каких целей и как используется стековая память? Использование стека при программировании различных задач.

Микропроцессор ВМ80 содержит средства для организации стековой памяти, позволяющей безадресное задание операндов. В общем случае стек представляет собой последовательность регистров или ячеек памяти, снабженных указателем стека, в котором автоматически при записи и считывании устанавливается адрес последней занятой ячейки стека (вершины стека). В стеке реализуется принцип обслуживания "последний пришел – первый вышел”. Этот принцип при обращении к стеку реализуется автоматически. Поэтому команды записи и считывания не содержат адрес ячейки стека. Микропроцессор ВМ80 имеет только регистр-указатель стека (SP) и соответствующие цепи управления. Сам стек реализуется в оперативной памяти путем записи в указатель стека SP адреса ячейки памяти, являющейся исходной вершиной стека.

Система команд МП 8080 (К580ВМ80). Типы команд. Примеры выполнения команд различных типов. Примеры программ, реализующих арифметические и л

Zer0 — Fri, 28 Jun 2013 17:21:33 GMT

Система команд МП 8080 (К580ВМ80). Типы команд. Примеры выполнения команд различных типов. Примеры программ, реализующих арифметические и логические операции.

Обобщенный мнемокод команды пересылок можно представить в виде MOV dst, src; содержимое регистра-источника пересылается в регистр-приемник, т. е. dst¬(src).

в качестве src и dst могут быть указаны любые РОН (В, С, D, E, H, L), а также регистр А и ячейка М. Пересылки возможны из любого РОН, регистра А и ячейки М в любой РОН, регистр А и ячейку М. Микропроцессор не выполняет только пересылку из ячейки М в ячейку М.

Запоминания/загрузки регистра А и регистровой пары HL.

STA b₃ b₂; (А) ® b₃b₂, т. е. содержимое А запоминается в ячейке b₃b₂.

LDA b₃ b₂; (b₃b₂) ® А, т. е. содержимое ячейки b₃b₂ заносится в регистр А.

STAX r_p; (A) ® (r_p), т. е. содержимое регистра А запоминается в ячейке, адрес которой находится в регистровой паре r_p: BC, DE.

LDAX r_p; ((r_p)) ® A, т. е. содержимое ячейки, адресуемой указанной регистровой парой, заносится в регистр А. Действие команды LDAX D рассмотрено на рис. 2. 10. В результате содержимое ячейки, адрес которой находится в регистровой паре DE, записалось в регистр А.

Запись содержимого регистровых пар в стек.

PUSH r_p,

Вывод из стека в регистровые пары:

POP r_p. Эта команда считывает содержимое вершины стека (двух ячеек) и заносит в указанную регистровую пару r_p,

Сегментация памяти в защищенном режиме процессоров платформы х86, Pentium. Управление виртуальной памятью, средства защиты памяти и устройст

Zer0 — Fri, 28 Jun 2013 17:20:55 GMT

Сегментация памяти в защищенном режиме процессоров платформы х86, Pentium. Управление виртуальной памятью, средства защиты памяти и устройств ввода-вывода.

В защищенном режиме работы микропроцессоров x86 обеспечивается лучшая защита операционной системы от несанкционированного доступа программ пользователя. Это происходит путем усложнения формирования линейного адреса в микропроцессорах i80386 и выше. Например, сегмент не может быть использован никакой программой, если он не "представлен" ей соответствующим образом. Программа уже не может обращаться по любому адресу, который она может сформировать. При "представлении" сегмента программе она должна запросить не только базовый адрес сегмента, но и уровень привилегий, локализацию сегмента, его длину и разрешающую способность, права доступа к сегменту (чтение, запись и выполнение) и некоторые другие параметры.

При всем этом у системного программиста имеется больше возможностей по управлению сегментацией памяти . Так, уже в микропроцессоре i80386 сняты ограничения на размер сегмента. Он может иметь значение от 1 байта до 4 Гбайт. В нем также сняты ограничения на местоположение границы сегмента. Граница сегмента больше не привязана к границе параграфа, да и само понятие "параграф" к защищенному режиму работы микропроцессора не применяется. Программист в описании сегмента сам определяет уровни привилегий и тип используемого сегмента.

Уровни привилегий назначаются программам с целью не допустить разрушение системных областей некорректными действиями прикладных программ. Некоторые команды выполняются только на нулевом (самом верхнем) уровне привилегий. Выполнение других команд зависит от того, какие уровни привилегий установлены в регистров флагов и при описании сегмента. В любом случае действуют следующие правила вызова сегментов и межсегментных переходов.

1. Возможен переход от сегмента к сегменту, имеющих один и тот же уровень привилегий.

2. Возможно обращение к сегменту данных, имеющему тот же или более низкий уровень привилегий, чем сегмент кода.

3. Если необходимо перейти к сегменту кода, имеющий более высокий уровень привилегий, необходимо использовать вентиль.

Поясните управление памятью МП 8080. Пояснение выполните на примерах команд, выполняемых микропроцессором.

Zer0 — Fri, 28 Jun 2013 17:19:45 GMT

Поясните управление памятью МП 8080. Пояснение выполните на примерах команд, выполняемых микропроцессором.

В первом такте синхронизации Т1 МП выставляет на шине адреса код адреса А_0-15 очередной команды. Одновременно на линии синхронизации SYNC появляется единичный сигнал, который идентифицирует информацию на шине данных D_0-7 как байт состояния SB процессора и загружает его в регистр системного контроллера К580ВК28 (рис.2.19).

Сигнал SYNC также свидетельствует о начале машинного цикла. По окончании сигнала SYNC буферная схема шины данных, расположенная в системном контроллере, переводит шину данных D_0-7 в режим ввода, о чем свидетельствует единичный сигнал на линии DBIN шины управления.

В такте Т₂ МП осуществляет проверку готовности внешнего устройства (или памяти). Если внешнее устройство не формирует сигнал Готов (высокий уровень), то автомат управления МП переходит в состояние ожидания. В этом состоянии МП будет находиться до тех пор, пока на линии Ready не появится единичный сигнал, который будет свидетельствовать о том, что память или ВУ готовы к обмену. На временных диаграммах (рис.2.18) приведен вариант отсутствия готовности в течение одного такта и МП сформировал один такт ожидания Тож, в котором обнаружил единичный сигнал готовности Ready и перешел к рабочему такту Т₃. В такте Т₃ МП производит чтение или запись слова в память. Такты Т₄ и Т₅ отводятся для выполнения операции, заданной кодом операции команды. Выполнение некоторых сложных команд требует неоднократного прохода по циклу состояний автомата управления от Т₁ до Т₅.